fir数字滤波器的设计背景及意义？
系统设置滤波器的属性：打开vivadoip核，就最后输入滤波器的系数，此处系数不需要量化作小数，左边为滤波器的增益，和matlab一致，如下：
滤波器的类型除开单速率（singlerate，即数据输出与输入输入速率同一），吸纳（decimation）和插值（interpolation）运用于多速率信号处理系统，况且还支持希尔伯特自由变化（hilbert）模式。抽取型像是多主要用于数字前端下变频机抽取样值减少ad重新采样速率，插值型主要是用于常主要用于增强采样速率。由于是需要对ad数据通过抽取滤波，这里选择类型抽取类型，吸纳的倍数为2倍。
2.系统设置fir滤波器的通道，的原因只在用三个通道，而相互纠缠通道序列（channelsequence）选择universal，通道数（numberofthechannels）为1；hardwareoversamplingspecification中设置中过采样模式，你选择inputsampleperiod,即再输入采样点周期
matlab怎样读取网口数据？
matlab里面有个函数叫tcpip()，你得用上demo里面有一个readingbecausewritingbinarydata，演示相关了雷鸣读写tcpip数据包的过程。
基于fpga的fft的算法实现，利用vivado，zynq7020，怎么实现裸机？
xilinx的zynq7020平台内部和两部分，即pl和ps。pl为fpga逻辑部分，ps为双核arm9。fpga逻辑与arm9之间的通信按结构更高性能的axi4总线，ps为pl提供给系统时钟，复位等基本信号。系统外围武器挂架axi接口的dma来控制fpga逻辑部分的fftip核的数据输入输出。
下面具体点详细介绍具体搭建步骤。
最先：创建家族新工程，芯片型号为zynq7020：xc7z020clg484-2，创建家族好后，再点右侧ipintegrator，创建系统——zynq_7020_fft_system。
然后点击可以了，跳转页面系统构建体系区。
第二步：在系统构建区，然后点击addip，搜索zynqprocessingsystem，再点击后加到区域内
zynq系统去添加形成完整后如下图所示:
第二步：配置好不好zynq系统，添加系统外设，内存，配置时钟，关闭系统。
配置系统完毕后，创建ddr3端口，时钟和复位输出，及别的io端口。
第四步：直接点击addip，搜索dma，直接添加到系统统合区。
配置dma的参数。
第五步：直接添加concatip，将dma的输入输出网络中断连接concatip的输入输入端口，将输出端口直接连接到zynq的中断端口上。
再点运行自动出现直接连接电源布线。
电源布线连接上后如下图所示。
第六步：再添加两个axistreamfifoip核，分别连接上到dma的输入输出端口,同时配置fifo的存储深度，及数据显卡位宽。
第七步：右键点击generateinputproducts，化合我们形成完整的系统。
等待几分钟，生成后，系统中先添加了一些文件及ip
右键点击createhdlwrapper，去添加系统顶层文件。
按设置不提示然后点击可以啦即可
顶层文件添加完成后如下图所示。
致此zynq的ps部分已堆建完毕后第七步：再点击ipcatalog搜索fftip，左键双击fftip核。
刚刚进入fftip核配置界面，本文你选择的数据类型为float64型，运行时钟100mhz，配置流水线等，然后点击可以了，化合fftip。
修改fftip顶层文件，构造器fftip，便于掌握fftip的仿真，调用。
顶层文件中再添加追加代码。
第八步：在ps的系统顶层文件zynq_7020_fft_system_wrapper中，实例化fftip的顶层文件fft_top，:所示。
第九步：创建家族fftip核的仿真文件，分开来对fftip进行模拟仿真测试。
相对于浮点数的fftip仿真测试，必须可以提供单精度浮点数格式（32位的二进制数），且提供虚部和实部。blk_mem_gen_real贮放实部，长度为1024，blk_mem_gen_imag储存时虚部，长度为1024，本文的fftip是前的已系统的调试好的ip测试，然后动态链接库即可解决。
仿真时序
fftip键入数据时序
fftip输出数据时序
第十步：测试能够完成后，化合idle流，不需配置管脚。
化合bits流后，可以不栏里点系统资源利用率。
第十一步：导入hardware。
起动sdk。
第十二步：创建战队fft_test工程，按默认配置，点击next。
创建战队main.c。
去添加dma测试样例程序，同样的可以提供fftip所需实部和虚部，且都为单精度浮点数。修改check_data函数，将收不到的数据存为文件，导入到matlab中通过数据比对。
经过左右吧步骤利用了zynq系统对fpga逻辑部分的fftip核的动态链接库。但，还需在硬件平台下进行修改密保。我希望题主也可以很有兴趣朋友可以按此步骤修改密保，也灵活扩展训练，挂载那些ip核。
热情各位来宾相互交流自学，私信给我探讨。
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